Поиск
Закладки
Озвучить текст Озвучить книгу
Изменить режим чтения
Изменить размер шрифта
Оглавление
Для озвучивания и цитирования книги перейдите в режим постраничного просмотра.
ПЛИС фирмы Altera: элементная база, система проектирования и языки описания аппаратуры

ГЛАВА 5. ЯЗЫК ОПИСАНИЯ АППАРАТУРЫ VERILOG HDL

5.1. Общие сведения
Для продолжения работы требуется Регистрация
На предыдущую страницу

Предыдущая страница

Следующая страница

На следующую страницу
ГЛАВА 5. ЯЗЫК ОПИСАНИЯ АППАРАТУРЫ VERILOG HDL
На предыдущую главу Предыдущая глава
оглавление
Следующая глава На следующую главу

Оглавление

ГЛАВА 5. ЯЗЫК ОПИСАНИЯ АППАРАТУРЫ VERILOG HDL-
5.1. Общие сведения
5.2. Операторы
5.3. Числа в Verilog
5.3.1. Целые числа (Integers)
5.3.2. Неопределенное и высокоимпедансное состояния (х and z values)
5.3.3. Отрицательные числа (Negative numbers)
5.3.4. Подчеркивание (Underscore)
5.3.5. Действительные числа (Real)
5.3.6. Строки (Strings)
5.4. Цепи в Verilog (Nets)
5.5. Регистры (Registers)
5.6. Векторы (Vectors)
5.7. Массивы (Arrays)
5.8. Регистровые файлы (Memories)
5.9. Элементы с третьим состоянием (Tri-state)
5.10. Арифметические операторы (Arithmetic operators)
5.11. Логические операторы (Logical operators)
5.12. Операторы отношения (Relational operators)
5.13. Операторы эквивалентности (Equality)
5.14. Поразрядные операторы (Bitwise operators)
5.15. Операторы приведения (Reduction operator)
5.16. Операторы сдвига (Shift operator)
5.17. Конкатенация (объединение, Concatenation)
5.18. Повторение (Replication)
5.19. Системные директивы (System tasks)
5.19.1. Директивы вывода результатов моделирования (Writing to standard output)
5.19.2. Контроль процесса моделирования (Monitoring a simulation)
5.19.3. Окончание моделирования (Ending a simulation)
5.20. Проектирование комбинационных схем, пример проектирования мультиплексора 4 в 1
5.20.1. Реализация на уровне логических вентилей (Gate level implementation)
5.20.2. Реализация мультиплексора с помощью логических операторов (Logic statement Implementation)
5.20.3. Реализация с помощью оператора выбора (CASE statement implementation )
5.20.4. Реализация с использованием условного оператора (Conditional operator Implementation)
5.20.5. Тестовый модуль (The stimulus module)
5.21. Модули проекта (Design blocks modules)
5.21.1. Тестирование
5.22. Порты (Ports)
5.23. Правила соединения (Connection rules)
5.23.1. Входы (inputs)
5.23.2. Выходы (outputs)
5.23.3. Двунаправленные выводы (inouts)
5.23.4. Соответствие портов (Port matching)
5.23.5. Присоединение портов (Connecting ports)
5.24. Базовые блоки (Basic blocks)
5.24.1. Инициализация (Initial block)
5.24.2. Конструкция Always (Always block)
5.25. Пример проектирования последовательностного устройства: двоичный счетчик
5.25.1. Поведенческая модель счетчика (Behavioural model)
5.26. Временной контроль (Timing Control)
5.26.1. 3адержки (delay)
5.26.2. Событийный контроль (event-based control)
5.27. Защелкивание (triggers)
5.28. Список сигналов возбуждения (sensitivity list)
5.29. Задержка распространения в вентиле (Gate delays)
5.30. Операторы ветвления (Branch statements)
5.30.1. Оператор IF (IF statement)
5.30.2. Оператор выбора (CASE statement)
5.30.3. Оператор ветвления (Conditional operator)
5.31. Циклы (Looping constructs)
5.31.1. Цикл WHILE (WHILE LOOP)
5.31.2. Цикл FOR (FOR LOOP)
5.31.3. Цикл REPEAT (REPEAT LOOP)
5.31.4. Вечный цикл (FOREVER LOOP)
5.32. Файлы в Verilog
5.32.1. Открытие файла (Opening a file)
5.32.2. 3апись в файл (Writing to a file)
5.32.3. 3акрытие файла (Closing a file)
5.32.4. Инициализация регистровых файлов (памяти) (Initialising memories)
5.33. Задание векторов входных сигналов для моделирования (Verilog input vectors)
5.34. Список операторов Verilog
5.35. Приоритет операторов
5.36. Ключевые слова (keywords)
5.37. Директивы компилятора
5.38. Типы цепей (Net types)
Данный блок поддерживает скрол*