Справка
x
Поиск
Закладки
Озвучить книгу
Изменить режим чтения
Изменить размер шрифта
Оглавление
Для озвучивания и цитирования книги перейдите в режим постраничного просмотра.
Языки VHDL и VERILOG в проектировании цифровой аппаратуры
Глава 2. Базовые понятия HDL - процессы, задержки, алфавит
Предыдущая страница
Следующая страница
Оглавление
Предисловие. Языки VHDL и VERILOG
Введение. HDL - исторический экскурс и перспективы
Глава 1. HDL - взгляд схемотехника и взгляд программиста
+
Глава 2. Базовые понятия HDL - процессы, задержки, алфавит
-
2.1. Параллельные процессы
2.1.1. Параллельные операторы HDL
2.1.2. Оператор процесса
2.1.3. Краткие формы записи процессов
2.1.4. Присваивание с дельта-задержкой
2.1.5. Механизм воспроизведения модельного времени
Вопросы и упражнения
2.2. Задержки сигналов
2.2.1. Инерционная и транспортная задержка
2.2.2. Резекция и неопределенность коротких сигналов
2.3. Векторные операции и компактность описаний систем
2.3.1. Векторы
2.3.2. Оператор генерации
2.4. Алфавит моделирования
2.4.1. Четырехзначный алфавит
2.4.2. Девятизначный алфавит VHDL
2.4.3. X-пессимизм и оптимизм
2.5. Описание монтажных И (ИЛИ) и общей шины
2.5.1. Общая шина
2.5.2. Монтажное И, ИЛИ
2.6. Атрибуты объектов и контроль запрещенных ситуаций
2.6.1. Контроль запрещенных ситуаций
2.6.2. Атрибуты VHDL-сигналов
Глава 3. Способы HDL-описаний простых узлов
+
Глава 4. Функциональная верификация HDL-описаний
+
Глава 5. Синтезабельность HDL-описаний
+
Глава 6. Реализация шифроалгоритма RC4 на ПЛИС
+
Глава 7. Функциональная модель микросхемы двухпортовой синхронной памяти
+
Приложение 1. Краткий справочник по языку VHDL
+
Приложение 2. VERILOG - краткий справочник
+
Используемые сокращения
Интернет-ресурсы
Список литературы
Данный блок поддерживает скрол*