Поиск
Закладки
Озвучить текст Озвучить книгу
Изменить режим чтения
Изменить размер шрифта
Оглавление
Для озвучивания и цитирования книги перейдите в режим постраничного просмотра.
Синтез логических схем с использованием языка VHDL

Глава 4. Синтез схем по описаниям на языке VHDL

4.1. Синтез схем по VHDL-описаниям. Сходство и различие систем моделирования и синтеза
Если Вы наш подписчик,то для того чтобы скопировать текст этой страницы в свой конспект,
используйте просмотр в виде pdf. Вам доступно 46 стр. из этой главы.
Для продолжения работы требуется Регистрация
На предыдущую страницу

Предыдущая страница

Следующая страница

На следующую страницу
Глава 4. Синтез схем по описаниям на языке VHDL
На предыдущую главу Предыдущая глава
оглавление
Следующая глава На следующую главу

Оглавление

Глава 4. Синтез схем по описаниям на языке VHDL-
4.1. Синтез схем по VHDL-описаниям. Сходство и различие систем моделирования и синтеза
4.2. Понятие синтезируемого подмножества языка VHDL
4.3. Типы входных, выходных данных после синтеза (std_logic, std_logic_vector)
4.4. Целевая библиотека синтеза
4.5. Кодирование данных при синтезе
4.5.1. Кодирование данных типа bit, bit_vector
4.5.2. Кодирование данных типа std_logic, std_logic_vector
4.5.3. Кодирование данных типа std_ulogic, std_ulogic_vector
4.5.4. Кодирование данных типа integer
4.5.5. Кодирование данных перечислимого типа
4.5.6. Кодирование данных типа array
4.5.7. Кодирование данных типа character
4.5.8. Кодирование строковых литералов
4.5.9. Кодирование данных типа record
4.6. Синтезируемые и несинтезируемые операторы и конструкции
4.6.1. Использование констант в логических выражениях
4.6.2. Использование переменных в логических выражениях
4.6.3. Общие переменные
4.6.4. Логические операторы над типом std_logic
4.6.5. Арифметические операторы
4.6.6. Оператор if
4.6.7. Использование констант в арифметических выражениях
4.6.8. Оператор case
4.6.9. Оператор цикла
4.6.10. Выходной порт нельзя использовать в выражениях
4.6.11. Оператор assert
4.6.12. Оператор wait
4.6.13. Операторы сдвига
4.6.14. Оператор generate
4.6.15. Использование изменяемых параметров (generic)
4.6.16. Оператор конкретизации компонента
4.6.17. Инициализация внутренних сигналов схемы
4.6.18. Начальное значение порта игнорируется
4.6.19. Использование глобальных сигналов
4.6.20. Оператор вызов функции
4.6.21. Схемная реализация разрешающей функции
4.6.22. Переименования (alias)
4.6.23. Схемная реализация атрибутов
4.6.24. Группы
4.6.25. Типы сигналов register и bus. Охраняемый блок
4.6.26. Охраняемые сигналы
4.6.27. Тип real не поддерживается при синтезе
4.6.29. Перегрузка операторов (overload)
4.6.30. Алгоритмические конструкции, переводящиеся при синтезе в элементы памяти и буферы
4.7. Синтезируемые описания комбинационных схем
4.7.1. Таблицы истинности (совершенные ДНФ)
4.7.2. Системы ДНФ
4.7.3. Многоуровневые и полиномиальные представления
4.7.4. Диаграммы двоичного решения (BDD)
4.8. Синтезируемые описания конечных автоматов
4.8.1. Конечный автомат
4.8.2. Микропрограммный автомат
4.9. Синтез типовых схем
4.9.1. Генератор синхросигналов
4.9.2. Дешифратор
4.9.3. Мультиплексор
4.9.4. Демультиплексор
4.9.5. Постоянное запоминающее устройство
4.9.6. Двухразрядный сумматор
4.9.7. Четырехразрядный сумматор
4.9.8. Многоразрядный сумматор
4.9.9. Двухразрядный умножитель
4.9.10. Инкрементор, декрементор
4.9.11. Компаратор
4.9.12. Программируемая логическая матрица
4.9.13. D-триггер
4.9.14. Параллельный регистр
4.9.15. Сдвиговый регистр
4.9.16. Счетчик
4.10. Управление синтезом
4.10.1. Установление опций автоматического синтеза
4.10.2. Смена стилей описания схемы
4.10.3. Использование конфигураций
4.10.3. Использование "черных ящиков"
4.11. Повторный синтез
4.12. Исследование эффективности алгоритмов синтеза системы Leonardo
Данный блок поддерживает скрол*