Справка
x
Поиск
Закладки
Озвучить книгу
Изменить режим чтения
Изменить размер шрифта
Оглавление
Для озвучивания и цитирования книги перейдите в режим постраничного просмотра.
Схемотехника высокопроизводительных вычислительных систем
ПРИЛОЖЕНИЯ
Для продолжения работы требуется
Registration
Предыдущая страница
Следующая страница
Table of contents
ВВЕДЕНИЕ
1. ПРОЕКТИРОВАНИЕ КОМБИНАЦИОННЫХ СХЕМ
+
2. HDL-ПРОЕКТИРОВАНИЕ ЦИФРОВЫХ ТРИГГЕРНЫХ УСТРОЙСТВ
+
3. HDL-ПРОЕКТИРОВАНИЕ ЦИФРОВЫХ УСТРОЙСТВ АРИФМЕТИКО-ЛОГИЧЕСКОЙ ОБРАБОТКИ
+
4. ОСНОВЫ ПРОЕКТИРОВАНИЯ УСТРОЙСТВ УМНОЖЕНИЯ И ДЕЛЕНИЯ
+
ЗАКЛЮЧЕНИЕ
СПИСОК ЛИТЕРАТУРЫ
ПРИЛОЖЕНИЯ
-
ПРИЛОЖЕНИЕ 1
П1.1. VHDL-код двоичного дешифратора 3*8
П1.2. VHDL-код двоичного дешифратора 3*8 с управляющим сигналом
П1.3. VHDL-код двоичного дешифратора 4*16
П1.4. VHDL-код двоичного дешифратора 4*16
П1.5. VHDL-код описания двоичного дешифратора 4*16, иерархическая структура, поведенческий способ описания структуры
ПРИЛОЖЕНИЕ 2
П2.1. VHDL-код асинхронного RS-триггера
ПРИЛОЖЕНИЕ 3
П3.1. Реализация КАЛУ (первый вариант)
П3.2. Реализация КАЛУ (второй вариант)
ПРИЛОЖЕНИЕ 4
П4.1 Примеры VHDL-реализации алгоритмов умножения
П4.2. Реализация операции "Деление"
Данный блок поддерживает скрол*