Поиск
Закладки
Озвучить текст Озвучить книгу
Изменить режим чтения
Изменить размер шрифта
Оглавление
Для озвучивания и цитирования книги перейдите в режим постраничного просмотра.
ПЛИС фирмы Altera: элементная база, система проектирования и языки описания аппаратуры

ГЛАВА 6. ПРИМЕРЫ ПРОЕКТИРОВАНИЯ ЦИФРОВЫХ УСТРОЙСТВ С ИСПОЛЬЗОВАНИЕМ ЯЗЫКОВ ОПИСАНИЯ АППАРАТУРЫ VHDL И VERILOG

6.1. Общие сведения
Для продолжения работы требуется Registration
На предыдущую страницу

Предыдущая страница

Следующая страница

На следующую страницу
ГЛАВА 6. ПРИМЕРЫ ПРОЕКТИРОВАНИЯ ЦИФРОВЫХ УСТРОЙСТВ С ИСПОЛЬЗОВАНИЕМ ЯЗЫКОВ ОПИСАНИЯ АППАРАТУРЫ VHDL И VERILOG
На предыдущую главу Предыдущая глава
оглавление
Следующая глава На следующую главу

Table of contents

ГЛАВА 6. ПРИМЕРЫ ПРОЕКТИРОВАНИЯ ЦИФРОВЫХ УСТРОЙСТВ С ИСПОЛЬЗОВАНИЕМ ЯЗЫКОВ ОПИСАНИЯ АППАРАТУРЫ VHDL И VERILOG-
6.1. Общие сведения
6.2. Триггеры и регистры
6.2.1. Триггеры, тактируемые передним фронтом (Rising Edge Flipflop)
6.2.2. Триггеры, тактируемые передним фронтом, с асинхронным сбросом (Rising Edge Flipflop with Asynchronous Reset)
6.2.3. Триггеры, тактируемые передним фронтом, с асинхронной предустановкой (Rising Edge Flipflop with Asynchronous Preset)
6.2.4. Триггеры, тактируемые передним фронтом, с асинхронным сбросом и предустановкой (Rising Edge Flepflop with Asynchronous Reset and Preset)
6.2.5. Триггеры, тактируемые передним фронтом, с синхронным сбросом (Rising Edge Flipflop with Synchronous Reset)
6.2.6. Триггеры, тактируемые передним фронтом, с синхронной предустановкой (Rising Edge Flipflop with Synchronous Preset)
6.2.7. Триггеры, тактируемые передним фронтом, с асинхронным сбросом и разрешением тактового сигнала (Rising Edge Flipflop with Asynchronous Reset and Clock Enable)
6.2.8. Защелка с разрешением выхода (D-Latch with Data and Enable)
6.2.9. Защелка с входом данных с разрешением (D-Latch with Gated Asynchronous Data)
6.2.10. Защелка с входом разрешения (D-Latch with Gated enable)
6.2.11. Защелка с асинхронным сбросом (D-Latch with Asynchronous Reset)
6.3. Построение устройств потоковой обработки данных (Datapath logic)
6.4. Счетчики
6.5. Арифметические устройства
6.6. Конечные автоматы (Finite state machine)
6.7. Элементы ввода-вывода
6.8. Параметризация
6.9. Специфика проектирования устройств с учетом архитектурных особенностей ПЛИС
6.10. Совместное использование ресурсов
6.11. Дублирование регистра
6.12. Создание описаний с учетом особенностей архитектуры ПЛИС (Technology Specific Coding Techniques)
Данный блок поддерживает скрол*