Поиск
Закладки
Озвучивание недоступно Озвучить книгу
Изменить режим чтения
Изменить размер шрифта
Оглавление
Для озвучивания и цитирования книги перейдите в режим постраничного просмотра.
ПЛИС фирмы Altera: элементная база, система проектирования и языки описания аппаратуры

ГЛАВА 4. ЯЗЫК ОПИСАНИЯ АППАРАТУРЫ VHDL

Предыдущая страница

Следующая страница

ГЛАВА 4. ЯЗЫК ОПИСАНИЯ АППАРАТУРЫ VHDL
На предыдущую главу Предыдущая глава
оглавление
Следующая глава На следующую главу

Table of contents

ГЛАВА 4. ЯЗЫК ОПИСАНИЯ АППАРАТУРЫ VHDL-
4.1. Общие сведения
4.2. Алфавит языка
4.2.1. Комментарии
4.2.2. Числа
4.2.3. Символы
4.2.4. Строки
4.3. Типы данных
4.3.1. Простые типы
4.3.2. Сложные типы
4.3.3. Описание простых типов
4.4. Операторы VHDL
4.4.1. Основы синтаксиса
4.4.2. Объекты
4.4.3. Атрибуты
4.4.4. Компоненты
4.4.5. Выражения
4.4.6. Операторы
4.5. Интерфейс и тело объекта
4.5.1. Описание простого объекта
4.5.2. Объявление объекта проекта F
4.5.3. Поведенческое описание архитектуры
4.5.4. Потоковая форма
4.5.5. Структурное описание архитектуры
4.6. Описание конфигурации
4.7. Векторные сигналы и регулярные структуры
4.8. Задержки сигналов и параметры настройки
4.9. Атрибуты сигналов и контроль запрещенных ситуаций
4.10. Алфавит моделирования и пакеты
4.11. Описание монтажного "ИЛИ" и общей шины
4.12. Синтезируемое подмножество VHDL
4.12.1. Общие сведения
4.12.2. Переопределенные типы (Redefined types)
4.12.3. Методика верификации синтезируемого описания (Verification methodology)
4.12.4. Моделирование элементов аппаратуры (Modeling hardware elements)
4.12.5. Директивы компилятора (псевдокомментарии, Pragmas)
4.12.6. Синтаксис синтезируемого подмножества VHDL
4.13. Краткое описание синтакиса синтезируемого подмножества VHDL
Данный блок поддерживает скрол*