Поиск
Закладки
Озвучивание недоступно Озвучить книгу
Изменить режим чтения
Изменить размер шрифта
Оглавление
Для озвучивания и цитирования книги перейдите в режим постраничного просмотра.
Проектирование встраиваемых систем на ПЛИС

3. Проектирование на уровне регистровых передач с использованием языка Verilog

Предыдущая страница

Следующая страница

3. Проектирование на уровне регистровых передач с использованием языка Verilog
На предыдущую главу Предыдущая глава
оглавление
Следующая глава На следующую главу

Table of contents

3. Проектирование на уровне регистровых передач с использованием языка Verilog-
3.1. Основные структуры языка Verilog
3.1.1. Модули
3.1.2. Структура модуля
3.1.3. Порты модуля
3.1.4. Переменные модуля
3.1.5. Система логических значений
3.1.6. Вычисление значений проводных соединений (цепей)
3.2. Комбинационные схемы
3.2.1. Комбинационные схемы на уровне вентилей
3.2.2. Синтез на вентильном уровне
3.2.3. Описания с использованием логических уравнений
3.2.4. Создание других модулей
3.2.5. Синтез операторов присваивания
3.2.6. Описания с использованием процедурных операторов
3.2.7. Правила описания комбинационных схем
3.2.8. Синтез процедурных блоков
3.2.9. Соединения с шиной
3.3. Последовательностные схемы
3.3.1. Основные элементы памяти на вентильном уровне
3.3.2. Элементы памяти, использующие процедурные операторы
3.3.3. Синтез триггеров
3.3.4. Регистры, сдвиговые регистры и счетчики
3.3.5. Синтез сдвиговых регистров и счетчиков
3.3.6. Кодирование конечных автоматов
3.3.7. Синтез конечных автоматов
3.3.8. Запоминающие устройства
3.4. Написание тестовых примеров
3.4.1. Генерация периодических данных
3.4.2. Случайные входные данные
3.4.3. Привязка данных ко времени
3.5. Спецификация последовательного умножителя
3.5.1. Процесс умножения путем сдвига и сложения
3.5.2. Проектирование последовательного умножителя
3.5.3. Тестирование умножителя
3.6. Синтез результатов
3.7. Выводы
Данный блок поддерживает скрол*