Справка
x
Поиск
Закладки
Озвучить книгу
Изменить режим чтения
Изменить размер шрифта
Оглавление
Для озвучивания и цитирования книги перейдите в режим постраничного просмотра.
Языки VHDL и VERILOG в проектировании цифровой аппаратуры
Приложение 2. VERILOG - краткий справочник
Поставить закладку
1. Лексические элементы
1.1. Символы
1.2. Комментарии и аттрибуты
1.3. Символы операций и скобок
Для продолжения работы требуется
Registration
Предыдущая страница
Следующая страница
Table of contents
Предисловие. Языки VHDL и VERILOG
Введение. HDL - исторический экскурс и перспективы
Глава 1. HDL - взгляд схемотехника и взгляд программиста
+
Глава 2. Базовые понятия HDL - процессы, задержки, алфавит
+
Глава 3. Способы HDL-описаний простых узлов
+
Глава 4. Функциональная верификация HDL-описаний
+
Глава 5. Синтезабельность HDL-описаний
+
Глава 6. Реализация шифроалгоритма RC4 на ПЛИС
+
Глава 7. Функциональная модель микросхемы двухпортовой синхронной памяти
+
Приложение 1. Краткий справочник по языку VHDL
+
Приложение 2. VERILOG - краткий справочник
-
1. Лексические элементы
1.1. Символы
1.2. Комментарии и аттрибуты
1.3. Символы операций и скобок
1.4. Имена
1.5. Логические значения
2. Литералы
2.1. Целые
2.2. Вещественные (реальные - real) литералы
3. Типы и виды данных
3.1. Вид переменная
3.2. Вид соединение (цепь, связь)
3.3. Другие виды и типы данных
4. Объявление данных и область видимости
4.1. Обьявление данных
4.2. Область видимости обьявлений данных
5. Операции
6. Выражения
6.1. Обычные выражения
6.2. Выражения с полями векторов и массивов
6.3. Задержанные выражения
6.4. Условные выражения
6.5. Выделение разрядов и полей
6.6. Выделение элементов массивов
7. Последовательные операторы (процедурные)
7.1. Оператор ожидания (задержки)
7.2. Оператор присваивания переменной
7.3. Условный оператор
7.4. Оператор выбора
7.5. Оператор цикла
7.6. Оператор выхода из группы
7.7. Примеры последовательных операторов
8. Процедурные блоки
9. Группы операторов
10. Процедуры и функции
10.1. Процедуры task
10.2. Функции function
11. Параллельные операторы и блоки
12. Модуль проекта
12.1. Стиль описания VERILOG-95
12.2. Cтиль VERILOG-2000 (ANSI-C)
13. Конкретизация - вызов экземпляров модулей
13.1. VERILOG-95
13.2. VERILOG-2000
14. Системные операторы и функции
14.1. Форматируемый ввод-вывод
14.2. Работа с файлами
15. Блок спецификаций временных соотношений-spedfy (несинтезабельная конструкция)
15.1. Обьявление спецпараметров
15.2. Средства проверки временных соотношений
15.3. Задержки путей распространения сигналов
16. Синтезабельные конструкции
17. Директивы компиляции (перечислены только основные)
Используемые сокращения
Интернет-ресурсы
Список литературы
Данный блок поддерживает скрол*