Справка
x
Поиск
Закладки
Озвучить книгу
Изменить режим чтения
Изменить размер шрифта
Оглавление
Для озвучивания и цитирования книги перейдите в режим постраничного просмотра.
Языки VHDL и VERILOG в проектировании цифровой аппаратуры
Глава 6. Реализация шифроалгоритма RC4 на ПЛИС
Поставить закладку
6.1. Шифроалгоритм RC4
Для продолжения работы требуется
Registration
Предыдущая страница
Следующая страница
Table of contents
Предисловие. Языки VHDL и VERILOG
Введение. HDL - исторический экскурс и перспективы
Глава 1. HDL - взгляд схемотехника и взгляд программиста
+
Глава 2. Базовые понятия HDL - процессы, задержки, алфавит
+
Глава 3. Способы HDL-описаний простых узлов
+
Глава 4. Функциональная верификация HDL-описаний
+
Глава 5. Синтезабельность HDL-описаний
+
Глава 6. Реализация шифроалгоритма RC4 на ПЛИС
-
6.1. Шифроалгоритм RC4
6.2. HDL-спецификация алгоритма RC4
6.2.1. Verilog
6.2.2. VHDL
6.3. ПЛИС семейства Virtex
6.3.1. Возможности
6.3.2. Архитектура семейства Virtex
6.4. VHDL-вариант реализации автомата RC4
6.4.1. Блок памяти
6.4.2. Распределение микроопераций алгоритма по тактам
6.4.3. VHDL-описание автомата RC4
6.4.4. VHDL-тест автомата RC4
6.4.5. Результаты синтеза с памятью на триггерах
6.4.6. Результаты синтеза с использованием блочной памяти
6.5. VERILOG-описание автомата RC4
6.5.1. Описание автомата
6.5.2. Тест
6.5.3. Результаты синтеза
Глава 7. Функциональная модель микросхемы двухпортовой синхронной памяти
+
Приложение 1. Краткий справочник по языку VHDL
+
Приложение 2. VERILOG - краткий справочник
+
Используемые сокращения
Интернет-ресурсы
Список литературы
Данный блок поддерживает скрол*