Поиск

Закладки

Озвучивание недоступно

Озвучить книгу

Изменить режим чтения

Изменить размер шрифта

Оглавление

Для озвучивания и цитирования книги перейдите в режим постраничного просмотра.

Языки VHDL и VERILOG в проектировании цифровой аппаратуры

Глава 5. Синтезабельность HDL-описаний

Предыдущая страница

Следующая страница

Table of contents

Предисловие. Языки VHDL и VERILOG

Введение. HDL - исторический экскурс и перспективы

Глава 1. HDL - взгляд схемотехника и взгляд программиста +

Глава 2. Базовые понятия HDL - процессы, задержки, алфавит +

Глава 3. Способы HDL-описаний простых узлов +

Глава 4. Функциональная верификация HDL-описаний +

Глава 5. Синтезабельность HDL-описаний -

5.1. Общие принципы построения синтезабельных описаний

5.1.1. Повторнопригодность проектов

5.1.2. Твердые и мягкие макросы

5.1.3. Что такое "хороший проект макроса"

5.2. Рекомендации по стилю кодирования HDL-описаний

5.2.1. Рекомендации общего плана

5.2.2. Рекомендуемая структура и примеры имен сигналов

5.2.3. Организация базы данных проекта

5.3. Что такое "хорошие" модули-макросы

5.3.1. Oбщие рекомендации

5.3.2. Дополнительные замечания

5.4. RTL-описание

5.5. Синтезабельное подмножество HDL

5.5.1. Основные синтезабельные конструкции

5.5.2. Синтезабельные библиотеки типовых узлов

5.5.3. Синтезабельные образы узлов

5.6. Синтезабельные описания комбинационных узлов

5.6.1. Мультиплексоры

5.6.2. Дешифраторы (демультиплексоры)

5.6.3. Тристабильный буфер-ключ

5.6.4. n-разрядный компаратор

5.6.5. Типичные ошибки в описании комбинационных узлов

5.6.6. Результаты синтеза одноразрядного сумматора

5.7. Триггеры и регистры

Общая структура описаний

5.7.1. D-триггер-асинхронный сброс-установка

5.7.2. Триггер-синхронный сброс и установка

5.7.3. Регистры с разрешающим входом

5.7.4. Защелки

5.7.5. Сдвигатели

5.7.6. Счетчики

5.7.7. Регистровые файлы и блоки памяти

5.7.8. Типичные ошибки в описаниях триггеров и регистров

5.7.9. Пример синтеза счетчика

5.8. HDL-описания автоматов

5.8.1. Автоматы Мили и Мура

5.8.2. VERILOG - описание и тест автомата управления светофором

5.8.3. VHDL-описание и тест автомата управления светофором

5.8.4. Синтез VERILOG-описания автомата управления светофором

Глава 6. Реализация шифроалгоритма RC4 на ПЛИС +

Глава 7. Функциональная модель микросхемы двухпортовой синхронной памяти +

Приложение 1. Краткий справочник по языку VHDL +

Приложение 2. VERILOG - краткий справочник +

Используемые сокращения

Интернет-ресурсы

Список литературы

Данный блок поддерживает скрол*