Справка
x
Поиск
Закладки
Озвучить книгу
Изменить режим чтения
Изменить размер шрифта
Оглавление
Для озвучивания и цитирования книги перейдите в режим постраничного просмотра.
Языки VHDL и VERILOG в проектировании цифровой аппаратуры
Глава 4. Функциональная верификация HDL-описаний
Предыдущая страница
Следующая страница
Table of contents
Предисловие. Языки VHDL и VERILOG
Введение. HDL - исторический экскурс и перспективы
Глава 1. HDL - взгляд схемотехника и взгляд программиста
+
Глава 2. Базовые понятия HDL - процессы, задержки, алфавит
+
Глава 3. Способы HDL-описаний простых узлов
+
Глава 4. Функциональная верификация HDL-описаний
-
4.1. Пример верификации описания простого объекта проекта F
4.2. Стратегия функциональной верификации
4.2.1. Типы тестов
4.2.2. Полнота теста
4.3. Оценка полноты функциональных тестов
4.3.1. Эвристические метрики
4.3.2. Программные метрики
4.3.3. Автоматно-метрический подход
4.3.4. Моделирование неисправностей
4.3.5. Мониторинг событий и проверка контрольных соотношений в модели
4.4. Компоненты тестирующей программы
4.4.1. Тактовый генератор
4.4.2. Генератор сигнала сброса
4.4.3. Входные векторы
4.4.4. Сравнение выходов модели с эталоном (VERILOG)
4.5. Быстродействие и расход памяти инструментальной ЭВМ
4.5.1. Расход памяти
4.5.2. Быстродействие тестирующей программы
4.6. Отладка тестирующей программы
4.6.1. Порядок отладки
4.6.2. Общие рекомендации
4.7. Автоматизация построения тестирующих программ
4.8. Структурированный тест объекта проекта F
4.8.1. Генератор сигналов GEN
4.8.2. Регистратор сигналов WRITER
4.8.3. Архитектура теста - структурное описание
4.9. Модельный эксперимент с самопроверкой
4.9.1. VHDL-вариант
4.9.2. VERILOG-вариант
4.9.3. Модельный эксперимент со сравнением двух моделей F
4.10. VHDL-модель и простой тест микросхемы памяти
4.10.1. Микросхема К134РУ6
4.10.2. Описание интерфейса микросхемы
4.10.3. Архитектура объекта SK134RU6
4.10.4. Модельный эксперимент с микросхемой ОЗУ
Глава 5. Синтезабельность HDL-описаний
+
Глава 6. Реализация шифроалгоритма RC4 на ПЛИС
+
Глава 7. Функциональная модель микросхемы двухпортовой синхронной памяти
+
Приложение 1. Краткий справочник по языку VHDL
+
Приложение 2. VERILOG - краткий справочник
+
Используемые сокращения
Интернет-ресурсы
Список литературы
Данный блок поддерживает скрол*