Справка
x
Поиск
Закладки
Озвучить книгу
Изменить режим чтения
Изменить размер шрифта
Оглавление
Для озвучивания и цитирования книги перейдите в режим постраничного просмотра.
Языки VHDL и VERILOG в проектировании цифровой аппаратуры
Глава 3. Способы HDL-описаний простых узлов
Предыдущая страница
Следующая страница
Table of contents
Предисловие. Языки VHDL и VERILOG
Введение. HDL - исторический экскурс и перспективы
Глава 1. HDL - взгляд схемотехника и взгляд программиста
+
Глава 2. Базовые понятия HDL - процессы, задержки, алфавит
+
Глава 3. Способы HDL-описаний простых узлов
-
3.1. Комбинационная схема F
3.1.1. Описание интерфейса
3.1.2. Процессная форма описания поведения
3.1.3. Потоковое описание поведения
3.1.4. Структурное описание
3.1.5. Объявление конфигурации
3.1.6. Контроль временных соотношений
3.1.7. VERILOG-описание, использующее примитивы
3.2. Схемы с памятью
3.2.1. D-триггер
3.2.2. D-триггер со сбросом
3.3.3. Схема D-триггера на вентилях ИНЕ
3.2.4. D-триггер как примитив VERILOG
3.2.5. Модель RS-триггера-защелки
3.2.6. Модель Т-триггера
3.2.7. VHDL - оператор блока в модели триггера типа "защелка"
3.3. Модель блока синхронной памяти
3.3.1. VHDL-модель
3.3.2. VERILOG-модель
3.3.3. VERILOG - модель памяти с учетом задержек и контролем временных параметров сигналов в блоке specify
3.3.4. VHDL - модель памяти с общим регистром входных-выходных данных
Глава 4. Функциональная верификация HDL-описаний
+
Глава 5. Синтезабельность HDL-описаний
+
Глава 6. Реализация шифроалгоритма RC4 на ПЛИС
+
Глава 7. Функциональная модель микросхемы двухпортовой синхронной памяти
+
Приложение 1. Краткий справочник по языку VHDL
+
Приложение 2. VERILOG - краткий справочник
+
Используемые сокращения
Интернет-ресурсы
Список литературы
Данный блок поддерживает скрол*