Справка
x
Поиск
Закладки
Озвучить книгу
Изменить режим чтения
Изменить размер шрифта
Оглавление
Для озвучивания и цитирования книги перейдите в режим постраничного просмотра.
Синтез логических схем с использованием языка VHDL
Глава 2. Основные элементы языка VHDL
Предыдущая страница
Следующая страница
Table of contents
Предисловие
Глава 1. Теоретические основы синтеза логических схем
+
Глава 2. Основные элементы языка VHDL
-
2.1. Лексические элементы и типы данных
2.1.1. Лексические элементы, разделители, операторы
2.1.2. Идентификаторы
2.1.3. Зарезервированные слова
2.1.4. Литералы
2.1.5. Типы
2.1.6. Подтипы, конверсия типов
2.2. Декларации
2.2.1. Упрощенная форма задания синтаксических конструкций языка VHDL
2.2.2. Декларация константы
2.2.3. Декларация переменной
2.2.4. Декларация сигнала
2.2.5. Декларация компонента
2.3. Интерфейс и архитектура объекта
2.4. Атрибуты
2.5. Имена
2.6. Операторы
2.7. Сигналы
2.8. Последовательные операторы
2.8.1. Оператор присваивания значения переменной
2.8.2. Назначение сигнала
2.8.3. Оператор if
2.8.4. Оператор case
2.8.5. Оператор loop
2.8.6. Оператор next
2.8.7. Оператор exit
2.8.8. Оператор null
2.8.9. Оператор вызова процедуры
2.8.10. Оператор return
2.8.11. Оператор assert
2.8.12. Оператор wait
2.9. Параллельные операторы
2.9.1. Оператор process
2.9.2. Оператор параллельного сообщения
2.9.3. Оператор параллельного вызова процедуры
2.9.4. Оператор условного назначения сигнала
2.9.5. Оператор выборочного назначения сигнала
2.9.6. Оператор конкретизации компонента
2.9.7. Оператор generate
2.9.8. Оператор block
Глава 3. Организация описания цифровой системы на языке VHDL
+
Глава 4. Синтез схем по описаниям на языке VHDL
+
Литература
Предметный указатель
Данный блок поддерживает скрол*